职位详情
职位描述
1. 负责模块/子系统的实现方案编写；
2. 负责模块/子系统的RTL代码实现；
3. 负责模块/子系统仿真过程中RTL代码或验证的问题定位及解决。
职位要求
1. 硕士以上学历，集成电路、通信、计算机及其他理工类专业；
2. 有数字逻辑设计、时序电路基础知识和基本技能；
3. 熟练掌握verilog语言；
4. 了解SystemVerilog、数字电路的综合和静态时序分析、具备无线通信、视频图像处理相关知识者优先。
截止日期：2024年08月18日
公司介绍
上海思朗科技有限公司是拥有先进的处理器技术的IP授权、芯片服务提供商。公司依托于中国科学院自动化研究所国家专用集成电路设计工程技术研究中心，拥有研发人员百余人，以及万亿次极光代数处理器相关国际、国内专利120项。中国科学院自动化研究所国家专用集成电路设计工程技术研究中心成立于1985年，是科技部授牌的集成电路设计技术研究中心，在数字信号处理器设计领域处于国内先进地位。2017年上海思朗科技有限公司与中科院自动化研究所共同成立先进微处理器联合实验室, 在技术的强强联合下，为5G时代通信、人工智能、高密度计算等领域开发定制化的技术服务，以全自主知识产权为芯片国产化进程贡献力量。
