职位描述

人才画像：
1. 希望人才具有5年以上PCIe子系统的集成和设计经验；
2. 对AXI协议有深入的理解和丰富的项目经验；对STA和CDC有深入掌握；
3.良好的沟通能力和跨团队协作能力。
岗位职责：
1、负责PCIe子系统的集成和设计；
2、能理解顶层的架构需求、NOC和其他相关IP的需求，相应部署PCIe子系统的设计需求 ，撰写MAS；
3、充分利用好第三方IP，并在此基础上写RTL实现各种和PCIe/AXI相关的feature；
4、设计PCIe子系统与NOC之间的AXI fabric；
5、在PCIe子系统内连接PCIe cntl和PCIe PHY；
6、支持DV完成PCIe子系统及自研IP的功能验证；
7、支持在多种Emulation平台上的PCIe subsys相关的各项系统级功能验证，尤其需要同各层软件部门密切合作；
8、和synthesis owner和PD合作，交付高质量的PCIe subsys sdc，协助timing closure，帮助完成PCIe subsys的CDC/lint等各项RTL-signoff，并实现PCIe subsys内的functional-ECO；
9、支持测试部门完成PCIe subsys的bring up，以及回片后的各项PCIe相关的测试，完成PCIe的量产。
任职资格：
1、至少3年的 ASIC/SOC的设计工作经验；
2、对复杂大芯片的全套设计流程有概念性的了解：从MAS，RTL，DV，DFT，synthesis，PD和测试；
3、对AXI协议有较深入的理解和较丰富的项目经验，最好有基于AXI的NOC设计经验；
4、对PCIe体系结构和各种feature有较好的上手基础，最好有软硬件协同设计和软硬件协同验证方面的相关经验；
5、熟练掌握Verilog/SystemVerilog。
6、对STA和CDC有较深入的掌握，最好有多时钟域的复杂高速系统的synthesis/timing分析经验；
7、善于分析和解决实际问题，团队合作，实事求是，结果导向；
以下是加分项：
1、有PCIe逻辑分析仪使用经验是大加分项；
2、擅长脚本是大加分项；
3、有cache设计经验；
4、有PCI/PCI-X/CXL相关经验。
学历要求：
电子/通信/自动化/计算机相关的硕士/博士

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