职责描述：
负责高速SoC相关的数字电路设计.
制定详细的设计规格，对关键时序模块进行电路设计。
进行power分析，并针对低功耗进行设计优化。
进行Ethernet/PCIe相关SoC整合，配合验证和测试工程师进行验证和测试。
和后端工程师紧密合作，包括综合，时序分析，和可测性设计。


任职要求：
深入理解数模混合信号,有chip top level整合经验。
熟练掌握RTL设计，使用Verilog和SystemVerilog工具。
熟练掌握RTL前端仿真工具，后端综合和时序分析工具。
熟练使用Perl或Python。
有switch，NIC,PCIe设计经验者优先。
较好的沟通和表达能力。