岗位主要职责：
1、根据设计规范制定验证方案计划，参与搭建模块、子系统以及全芯片级验证环境；
2、 和团队成员一起开发测试用例以及BUG调试，确保代码覆盖率和功能覆盖率;
3、基于UVM的验证，基于FPGA的系统调试；
4、和团队成员以前一起确保产品在数据中心的稳定运行。
应聘资格要求：
1、硕士研究生及以上学历，计算机、通信工程、自动化、电子工程、信息安全等相关专业；
2、熟悉Verilog/Systemverilog和脚本语言（Perl/shell/TCL/Python等最少一种），至少熟悉一项相关开发工具(Vivado/Quartus/ModelSim/VCS等)；
3、对VMM/OVM/UVM等验证方法学有较深的理解，有了解PCIe、DMA、Ethernet、NVMe等知识更佳；
4、加分项一：有实际的UVM验证项目经验；
5、加分项二：计算机体系结构、虚拟化技术、网络协议及包处理、高性能存储。